VHDL-AMS是VHDL的一个分支，它支持模拟、数字、数模混合电路系统的建模与仿真。

即IEEE 1076.1标准。

http://www.eda.org/vhdl-ams/

Verilog-AMS与之类似。支持模拟、数字、数模混合电路系统的建模与仿真。

http://www.eda.org/verilog-ams/

The VHDL-AMS language is an extension of the IEEE 1076 (VHDL) standard that supports the description and the simulation of analog, digital, and mixed-signal circuits and systems.