串并转换是完成串行传输和并行传输这两种传输方式之间转换的技术。移位寄存器可以实现并行和串行输入和输出。 这些通常配置为“串行输入，并行输出”（SIPO）或“并行输入，串行输出”（PISO）。

串行数据输出是将组成数据和字符的码元按时序逐位予以传输，并行数据传输是将固定位数（通常为8位或16位等）的数据和字符码元同时传输至接收端，串并转换是完成这两种传输方式之间转换的技术。

例如：需要传输的数据有32bit，用串行传输则需要32个时钟周期完成传输，如果用8位并行传输，则32bit数据只需要4个时钟周期就可以完成传输。

此配置允许从串行格式转换为并行格式。串行输入数据，如上面的SISO部分所述。一旦数据被输入，它可以在每个输出同时读出，或者它可以被移出。

在该配置中，每个触发器是边沿触发的。所有触发器以给定的时钟频率工作。每个输入位在N个时钟周期后下降到第N个输出，导致并行输出。

在并行输出在串行加载过程期间不应改变的情况下，期望使用锁存或缓冲的输出。在锁存的移位寄存器中，串行数据首先被加载到内部缓冲寄存器中，然后在接收到加载信号时，缓冲寄存器的状态被复制到一组输出寄存器中。通常，串行输入/并行移位寄存器的实际应用是将数据从单线上的串行格式转换为多线上的并行格式。

该配置具有以并行格式在线D1至D4上输入的数据，D1是MSB。 要将数据写入寄存器，写/移位控制线必须保持低电平。 为了移位，W / S控制线变为高电平并且寄存器被锁定时。 该装置用作SISO移位寄存器，其中D1作为数据输入。 只要时钟周期数不超过数据串的长度，数据输出Q将按顺序读出并行数据。

1、基于FPGA的多路高速串并转换器设计

高速串并转换器的设计是FPGA设计的一个重要方面,传统设计方法由于采用FPGA的内部逻辑资源来实现,从而限制了串并转换的速度。该研究以网络交换调度系统的FGPA验证平台中多路高速串并转换器的设计为例,详细阐述了1:8DDR模式下高速串并转换器的设计方法和16路1:8串并转换器的实现。结果表明,采用Xilinx Virtex-4的ISERDES设计的多路串并转换器可以实现800Mbit/s输入信号的串并转换,并且减少了设计复杂度,缩短了开发周期,能满足设计要求。

2、基于高速LVDS的串并转换电路设计与研究

基于ANSI/TIA/EIA-644标准，研究了基于高速LVDS的串并转换电路。在此基础上，根据功能将其分为LVDS接收电路和串并转换电路两个主要模块。在LVDS接收电路中，通过ESD保护电路、轨对轨放大电路、迟滞比较电路、整形缓冲电路和失效保护电路的设计，完成了将2.5Gbps的LVDS信号转化为CMOS信号的工作。仿真结果表明，整个LVDS接收电路的延时为0.45ns，上升时间为0.04ns，下降时间为0.03ns，占空比为37∶36，满足设计要求。在串并转换电路中，为了满足高速和低时钟的要求，采用一种树型结构和移位寄存器结构级联的串并转换电路。通过占空比为1∶4的5分频器、树型结构串并转换电路和移位寄存器结构串并转换电路的设计，将1路2.5Gbps的数据转化为10路250Mbps的数据。仿真结果表明，整个串并转换电路的功能正确，满足设计要求。