电气电子工程师学会（英语：Institute ofElectrical andElectronicsEngineers，简称为IEEE，英文读作“i triple e”[ai trɪpl i:]）是一个建立于1963年1月1日的国际性
电子技术与
电子工程师协会，亦是世界上最大的专业技术组织之一，拥有来自175个国家的36万会员。
除设立于
美国纽约市的总部以外，亦在全球150多个国家拥有分会，并且还有35个专业学会及2个联合会。其每年均会发表多种杂志、学报、书籍，亦举办至少300次的专业会议。
集成电路设计（英语：Integrated circuit design, IC design），根据当前
集成电路的集成规模，亦可称之为
超大规模集成电路设计（VLSI design），是指以集成电路、超大规模集成电路为目标的设计流程。
集成电路设计通常是以“模块”作为设计的单位的。例如，对于多位全加器来说，其次级模块是一位的
加法器，而加法器又是由下一级的
与门、
非门模块构成，与、非门最终可以分解为更低抽象级的CMOS器件。
从抽象级别来说，数字集成电路设计可以是自顶向下的，即先定义了系统最高逻辑层次的功能模块，根据顶层模块的需求来定义子模块，然后逐层继续分解；设计也可以是自底向上的，即先分别设计最具体的各个模块，然后如同搭积木一般用这些最底层模块来实现上层模块，最终达到最高层次。在许多设计中，自顶向下、自底向上的设计方法学是混合使用的，系统级设计人员对整体体系结构进行规划，并进行子模块的划分，而底层的电路设计人员逐层向上设计、优化单独的模块。最后，两个方向的设计人员在中间某一抽象层次会合，完成整个设计。
静态时序分析（英语：Static Timing Analysis, STA），或称静态时序验证，是电子工程中，对
数字电路的时序进行计算、预计的工作流程，该流程不需要通过输入激励的方式进行仿真。
传统上，人们常常将工作
时钟频率作为高性能的
集成电路的特性之一。为了测试电路在指定速率下运行的能力，人们需要在设计过程中
测量电路在不同工作阶段的延迟。此外，在不同的设计阶段（例如
逻辑综合、
布局、
布线以及一些后续阶段）需要对时间优化程序内部进行延迟计算（Delay calculation）。尽管可以通过严格的
SPICE电路仿真来进行此类时间测量，但是这种方法在实用中耗费大量时间。静态时序分析在电路时序快速、准确的测量中扮演了重要角色。静态时序分析能够更快速地完成任务，是因为它使用了简化的模型，而且它有限地考虑了信号之间的逻辑互动。静态时序分析在最近几十年中，成为了相关设计领域中的主要技术方法。
静态时序分析的最早描述之一是基于1966年的
计划评核术。它的一些更现代的版本和算法则出现于1980年代前期。