锁相频率合成器（phase locked frequency synthe-sizer）是用锁相环实现的频率合成器。频率合成器是将一个高稳定度和高精度的标准频率，经过对频率的加、减、乘、除四则运算，产生同样稳定度和精确度的大量离散、按一定频率间隔输出频率的信号源。

20世纪50年代出现了脉冲锁相式频率合成器。60年代末到70年代中，带有可变分频器的数字锁相式频率合成器得到发展。70年代末出现集成锁相频率合成器，80年代末已有多种产品问世，并在通信、广播、电视、雷达、遥控、遥测、测量仪表等多种领域得到广泛应用。

用分频比N可变的倍频环就可构成最基本的单环频率合成器。压控振荡器的输出频率fv=Nfv，N改变（增加或减小）1时，fv改变间隔为fv，是fv变化的最小频率间隔，称fv为频率分辨力。用程序控制分频比的可变分频器称为程序分频器。它比分频比不变的固定分频器的工作频率要低得多，因此，这种合成器的工作频率受程序分频器的限制，不能做得很高。

在程序分频器前接入一个分频比为M的前置分频器，则fv= N（Mfv），fv提高至M倍，同时最小频率变化间隔也增大至M倍。

在程序分频器前接入一个混频器构成混频环，则fv=fL+Nfv，fL为混频器的本振频率。此时fv提高了fL，程序分频器的输入频率仍为Nfr，频率分辨力仍为fr.但由混频器产生的寄生信号和滤皮器引起的迟延对环路性能产生不利的影响。

（也称吞脉冲可变分频器）可以获得一种不改变频率分辨力而能提高输出频率的单环频率合成器。图1所示的是由双模前置分频器M，除N和除A 程序分频器（相当模为N和A的变模计数器）构成的吞脉冲频率合成器的示意方框图。M有除（P+1）和除P两种分频模式。在两个计数器均未计满时，

M的分频比为P+1，压控振荡器（VCO）输出（P+1）A个脉冲后，A计数器计满（因N>A）；M的分频比改为P，压控振荡器再输出P（N一A）个脉冲后，N计数器也计满，重复上述过程。每一计数周期，压控振荡器共输出NT=PN+A个脉冲，产生频率为fv/NT的比相脉冲。环路锁定后，fv=NTfv。例如，P=10，N=10，A=0～9，则fv=（100～109）fr。该合成方案的频率分辨力仍为fr，而N和A的工作频率则降低为fv/P或fv/（P+1）。这个方案已得到普遍采用。

单环合成器频率分辨力受fr的限制不能很小，因fr小，频率转换速度慢，输出信号噪声大。若在压控振荡器输出接一分频比为M的分频器，fr不变，可使输出频率最小变化间隔降到。此时环路工作频率要M倍于输出频率。采用多环频率合成方案可以解决在不提高fv、不减小fr的情况下，减小频率变化间隔。

图2是三环路频率合成器方框图。图中PLL—2为高位环，工作频率高；PLL—1为低位环，经除M分频后工作频率较低；PLL—3为混频环，经混频环后输出频率，fV =（MN2+N1），频率分辨力为fr/M。

有由单片集成锁相环与中规模集成程序分频器器构成的单环频率合成器；有由TTL－ECL中规模集成环路部件构成的吞脉冲频率合成器；有由CMOS工艺把参考振荡器、鉴相器、程序分频器集成在一个基片上，外接环路滤波器和压控振荡器的中规模单片集成频率合成器；有由CMOS工艺把参考振荡器、鉴相器、各种分频器和控制电路均集成在一个基片上，外接环路滤波器和压控振荡器构成的大规模集成频率合成器。这种频率合成器的输出频率可用数据总线、并行、串行和BCD码四种输入编程方式控制。集成锁相频率合成器已广泛用于无线电收发信系统、移动通信系统、AM/FM广播接收机和电视调谐系统。

集成锁相频率合成器与微处理器的结合将促进频率合成器进一步智能化，多功能化，为频率合成器的应用和发展展现新的广阔前景。