Quartus II design 是最高级和复杂的,用于system-on-a-
programmable-chip (
SOPC)的设计环境。 Quartus II design 提供完善的 timing closure 和 LogicLock™ 基于块的
设计流程。Quartus II design是唯一一个包括以timing closure 和 基于块的设计流为基本特征的programmable logic device (
PLD)的软件。 Quartus II 设计软件改进了性能、提升了功能性、解决了潜在的设计延迟等,在工业领域率先提供
FPGA与mask-programmed devices开发的统一
工作流程。
简介
Altera Quartus II 作为一种
可编程逻辑的设计环境, 由于其强大的
设计能力和直观易用的接口,越来越受到
数字系统设计者的欢迎。当前官方提供下载的最新版本是v18.0。
Altera Quartus II (3.0和更高版本)设计软件是业界唯一提供
FPGA和固定功能HardCopy器件统一
设计流程的
设计工具。工程师使用同样的低价位工具对 Stratix FPGA进行
功能验证和
原型设计,又可以设计HardCopy Stratix器件用于批量成品。系统设计者能够用Quartus II
软件评估HardCopy Stratix器件的性能和功耗,相应地进行最大
吞吐量设计。
Altera的Quartus II可编程逻辑软件属于第四代
PLD开发平台。该平台支持一个工作组环境下的设计要求,其中包括支持基于Internet的协作设计。Quartus平台与
Cadence、ExemplarLogic、 MentorGraphics、
Synopsys和Synplicity等EDA供应商的
开发工具相兼容。改进了软件的LogicLock模块设计功能,增添 了FastFit编译选项,推进了
网络编辑性能,而且提升了调试能力。
性能特点
支持MAX7000/MAX3000等乘积项器件
2.0版Quartus II设计软件除了支持
Altera的APEX 20KE,APEX 20KC, APEX II,
ARM的
Excalibur嵌入处理器方案,Mercury,FLEX10KE和ACEX1K之外,还支持MAX3000A,
MAX7000系列乘积项器件。MAX3000A和MAX7000设计者可以使用
QuartusII设计软件中才有的所有强大的功能。
QuartusII2.0安装软件为290M,完全安装为700M,如果定制安装,不选择
Excalibur嵌入处理器,则安装所需空间为 460M,比QuartusII1.1版本减少一半以上的空间要求,却能支持ALTERA全部芯片的开发。同时软件的装载,编译,仿真
速度比1.1版本大 大加快。
LogicLock设计流程把性能提升15%
QuartusII2.0 设计软件通过增强层次LogicLock模块级设计方式,将性能平均改善15%。 LogicLock设计流程把整个模块的放置交由设计者控制,如果必要的话,可以采用辅助
平面布置。LogicLock设计
流程运行设计者单独地优化和锁定每个模块的性能,在大型
SOPC设计的构建过程中也保持整个系统的性能。2.0版Quartus II设计软件把新的LogicLock设计流程算法集成到未来的
Altera器 件中,该算法充分利用了模块级设计的优势。
QuartusII2.0增加了一个新的快速适配编译选项,选择中这个选项,将会比缺省设置要缩短50%的
编译时间。快速适配功能保留了 最佳性能的设置,加快了编译过程。这样布局适配算法反复的次数更少,编译速度更快,对设计性能的影响最小。
2.0版Quartus II设计软件引入了新的功能,加快验证过程,这通常是SOPC设计流程中最漫长的阶段。在最初的编译时间中,新的 SignalProbe技术允许用 户在保留设计最初布线,时限和
设计文件的同时把
内部节点引到未用的管脚进行分析。SignalProbe技术完成了现有SignalTap嵌入
逻辑分析的功能。 而且,设计者能够使用新版本中提供的
HDL测试模板快速地开发HDL仿真矢量。
2.0版 Quartus II设计软件也可以自动地从QuartusII
仿真器波形文件中创建完整的HDL
测试平台。
2.0版Quartus II设计软件也支持高速I/O设计,生成专用
I/O缓冲信息规范(
IBIS)模型导入到常用的EDA信号集成工具中。
IBIS模型根据设计中每个管脚的
I/O标准设置来定制,简化第三方工具的分析。
Altera 公司每出一个新版本都会缩短其编译速度。因为它的编译速度实在是很慢。
内核,就是指
软核(可以由使用者根据自己的需要定制相应的功能)可以用
NIOS II实现。